한교의 정보공유

안녕하세요. 한교의 정보공유입니다.

오늘 포스팅할 내용은 취업 준비생이라면 좋은 소식입니다.

한컴 MDS 교육 임베디드 과정 등과 비슷한 교육과정인데요.

바로 에트리 반도체 / 설계 엔지니어 취업연계과정에 대해서 포스팅하겠습니다.

에트리(ETRI) 즉, 한국전자통신연구원에서 취업연계과정을 진행한다고 합니다.

총 4개의 과정을 진행한답니다.

설계과정

1.  디지털 AI SoC 설계
2. Soc기반 Firware/AI응용 설계
3. 디지털 Front-end 설계
4. 초미세공정 Auto P&R 설계

수강신청기간은 2020.03.23~5.24

면접일시는 2020.06.04 13:00~  개별 문자로 온답니다.

교육기간은 2020.06.29~08.29 9:00~17:00 (9주 과정)

비용은?

9주 과정으로 비용은 총 60만원입니다.

1~3주차 과정에서는 중식이 제공되고, 4~9주차는 중식이 제공되지 않습니다.

아쉽게도, 무료 강좌는 아닌데요. 그러나 60만원이라는 비용으로

바로 취업이 가능한 취업연계과정이라는 게 메리트 아닐까요?

디지털 AI Soc 설계과정

1. 개요
o AI 반도체 설계 전문 엔지니어 양성 과정
2. 과정 요약
o Linux 기초 및 vi editor
o 디지털회로/논리회로/FSM
o Verilog RTL 설계 및 타이밍 검증
o 인공지능 모델들 구조 분석
o AI 딥러닝 CNN 등 Verilog HDL 설계
o MNIST, Mobile-net, YOLO 등 AI SoC 설계

Soc기반 Firware/AI응용 설계

1. 개요
o ALU 구조 이해를 바탕으로 MCU 및 AP 내장 Firmware 및 AI응용 설계전문 엔지니어 양성 과정
2. 과정 요약
o 논리회로이론, ALU 설계 실습
- Linux OS, vi editor
- Logic Simulator FPGA
- Verilog HDL을 이용한 ALU 설계
o Term Project 설계
- C language 심화
- 요구사항분석 설계 및 검증
- ARM 아키텍처, programming
- MCU(CortexM) Firmware 프로젝트
- AP(ARM빅-리틀) Firmware 및 리눅스 프로젝트
- AI 프레임워크(구글텐서플로) 활용 프로젝트
※ 강의일정 및 강사, 교육내용 등은 사정에 따라 다소 변경 가능함

디지털 Front-end 설계

1. 개요
o 디지털 Front-end 설계 전문 엔지니어 양성 과정
2. 과정 요약
o Linux 기초 및 vi editor
o C언어 기본, Verilog HDL 기본 및 심화 RTL 설계
o ISP 등 Verilog HDL기반 RTL 회로 설계
o 디지털 Front-end 설계 Term Project
- RTL Design Synthesis
- Timing Analysis
- DFT 등 합성 및 검증

초미세공정 Auto P&R 설계

1. 개요
o 반도체 구현을 위한 배치 배선, 검증 설계전문 엔지니어 양성 과정
2. 과정요약
o 반도체 기초과정(SoC Design Flow)
o 리눅스 기초 및 vi editor / PDK 분석
o VerilogHDL Coding 및 Top Level Simulation
o Place and Route Term-project
- 200만/800만 게이트급 디자인 P&R
. 130nm/28nm PDK 사용
o Term Project 발표평가

지원방법은?

에트리 SW-SoC 융합 홈페이지에서 정보를 얻으실 수 있습니다.

https://www.asic.net/board/SocBoardNoticeView.do?NOTICE_SEQ=203

2020/04/03 - [정보 공유/중소기업] - 중소기업 입사자 지원 혜택 (취준 꿀팁)

이상 한교의 정보공유였습니다.

감사합니다.